本发明提供一种具有改进的产品可靠性和高频性能的低分布和重量轻的半导体装置。刚好在电路器件410a和410b的下面配置了多层互连线结构。组成一部分多层互连线结构的夹层绝缘薄膜405由具有范围在1.0到3.7之内的相对电介质常数，和范围在从0.0001到0.02之内的介质损耗正切的一种材料形成。
  [CS8134-0052-0004] 半导体集成电路器件和多芯片模块的制造方法 
[摘要] 一种制造半导体集成电路器件的方法，它包含对写入了图形的光掩模进行照明，并经由曝光光学系统反复执行投影曝光，从而将所述图形印制到半导体衬底上，顺序形成预定的图形的步骤，当每个光掩模所需的曝光处理数目大于预定数目时，使用以金属膜作为不透明元件的光掩模，而当每个光掩模所需的曝光处理数目小于预定数目时，使用以含有机感光树脂膜的有机材料作为不透明元件的光掩模。由此，改善了半导体集成电路器件的产率。
  [CS8134-0171-0005] 具有轻掺杂漏区/偏移区（LDD/OFFSET）结构的薄膜晶体管 
[摘要] 本发明公开了一种薄膜晶体管(TFT)，包含轻掺杂漏区(LDD)或偏移区，其中，形成薄膜晶体管，以便多晶硅衬底中的主晶粒边界不位于轻掺杂漏区(LDD)或偏移区中。
  [CS8134-0075-0006] 半导体集成电路器件和制造半导体集成电路器件的方法 
[摘要] 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。
  [CS8134-0204-0007] 半导体存储器模块 
[摘要] 为了代替在模块基板2的表面的性能不合格的裸芯片1(芯片A)的BANK2和裸芯片1(芯片C)的BANK1、2的功能，在模块基板2的背嫔习沧八淙籅ANK0、1、3为不合格但BANK2的功能正常的修复芯片3(芯片AA)和虽然BANK0为不合格但BANK1、2、3的功能正常的修复芯片3(芯片CC)。由此，可得到能安装既有效地利用作为合格的其它的存储体的功能、又起到成为不合格的存储体的代替功能的芯片以进行修复的半导体存储器模块。
  [CS8134-0150-0008] 内连线结构及其形成方法 
[摘要] 本发明揭示一种内连线结构及其形成方法。其内连线结构包含：一第一介电层；一第一金属层位于该第一介电层中；一类金属化合物层位于该第一金属层上；及一冠状层位于该类金属化合物层上。本发明的内连线结构可以藉由使用一层类金属化合物层来增进金属层与冠状层之间的接合度，进而可以避免在根据本发明的内连线结构中因为热应力而产生金属迁移。另外，因为根据本发明的内连线结构及其形成方法可以有效的防止金属迁移，所以，在根据本发明的内连线结构中不会因为热应力而产生空隙。因此，本发明的内连线结构及其形成方法防止因为产生空隙而造成内连线的阻值上升的缺陷，进而可以有效的提升内连线在半导体结构中的可靠度。
  [CS8134-0132-0009] 集成电路中调整电阻之方法及电路 
[摘要] 本发明系关于在集成电路中调整电阻之方法，该电阻系具有一第一导电区域及一第二导电区域，并于该两导电区域间配置以一介电区域，一规划电流系透过该电阻而加以导通，而该规划电流系加以选择以调整选自一电阻范围并取决于该规划电流之该电阻之一电阻值。
  [CS8134-0085-0010] 闪存的制造方法 
[摘要] 一种闪存的制造方法，此方法于基底上依序形成衬层与罩幕层后，图案化罩幕层以形成开口，并移除开口所暴露的衬层。于开口底部形成穿隧介电层后，于开口的侧壁形成顶部低于罩幕层表面的浮置栅极。于基底中形成源极区后，于开口内形成栅间介电层并形成填满开口的控制栅极。移除罩幕层后，于基底上形成栅介电层并分别于浮置栅极、控制栅极的侧壁形成间隙壁。于浮置栅极与控制栅极的侧壁形成选择栅极后，于选择栅极一侧的基底中形成漏极区。
  [CS8134-0170-0011] 具有多数载流子累积层作为子集电极的双极晶体管
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